CoWoP取代CoWoS？AI晶片新封裝掀角力戰 3台廠迎利多

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2025-09-09 10:28

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市場盛傳，下一代AI晶片將挑戰現有封裝架構。CoWoS雖穩坐主流，但新技術CoWoP已引發關注，若成功量產，不僅可能改寫晶片封裝規則，更將牽動ABF與PCB供應鏈的版圖重整。

AI訓練與推論所需的高效能晶片，推升了對先進封裝技術的需求。當前市場主流架構為台積電所開發的CoWoS（Chip on Wafer on Substrate），目前被廣泛應用於科技巨頭的AI晶片產品，如輝達（Nvidia）的Blackwell GPU、亞馬遜（Amazon）的Trainium、Google的TPU、Meta的MTIA及多款車用晶片。

CoWoS自上而下由4層組成：晶片層（如GPU與HBM）、中介層、ABF載板與最底層的PCB。

與之相比，CoWoP（Chip on Wafer on PCB）則移除ABF載板，改由中介層直接連接PCB，以減少晶片厚度、降低訊號延遲與雜訊，同時提升散熱效率與NVLink傳輸表現。此技術若能順利商用，將對ABF與PCB產業供應鏈產生深遠影響。

CoWoS之所以存在4層架構，其中關鍵原因在於晶片與訊號之間的線寬/線距極小，需藉由ABF載板作為中介轉接。

現階段ABF的線寬/線距大約為10/10μm（微米），而一般PCB若要取代ABF載板，至少需達10～30μm左右，尚無法直接承接此任務。唯有將HDI（High Density Interconnect，高密度互連技術）製程升級至mSAP（Modified Semi-Additive Process，改良型半加成法）製程，才有機會達成這項技術門檻。

CoWoP面臨3大關鍵瓶頸短期內CoWoS仍為主流

然而，目前採用mSAP製程的產品主要集中於Apple手機主板與1.6T光通訊模組等小尺寸產品，尚未有任何大尺寸mSAP製程產品進入量產階段。即使未來能達成量產，良率問題仍將是一大考驗。

此外，CoWoS封裝技術具有可重工的優勢，若封裝不良，仍可重新作業；但CoWoP架構一旦封裝失敗，整塊晶片與PCB都將報廢，風險顯著較高，導致良率要求更加嚴苛。這些挑戰皆使得CoWoP技術短期內難以取代CoWoS。

綜合上述技術挑戰與良率風險，市場普遍預期，輝達2027年下半年將推出的次世代GPU Rubin Ultra將不會採用CoWoP製程，仍將延續CoWoS架構。

儘管CoWoP相較CoWoS在封裝厚度、訊號傳輸與散熱方面都具備明顯優勢，但其量產前提仰賴mSAP製程成熟、良率穩定，尚需時間克服瓶頸。預估最快可能於2027年進入試產階段，若研發順利，約莫2028至2029年可望量產導入。現階段，對ABF載板需求的實質替代效應仍非常有限，封裝市場短期內仍將會以CoWoS為主流。